търсене на книга
книги
Направете дарение
Впиши се
Впиши се
оторизираните потребители имат достъп до:
лични препоръки
Телеграм бот
хронология на изтеглянията
изпрати до Email или Kindle
управление на колекцията
запазване в любими
Лично
Заявки за книги
Изучаване
Z-Recommend
Списъци с книги
Най-популярни
Категории
Участие
Направете дарение
Качвания
Litera Library
Дарете хартиени книги
Добавяне на хартиени книги
Search paper books
Моят LITERA Point
Търсене на термини
Main
Търсене на термини
search
1
Verilog-HDL для моделирования и синтеза цифровых электронных схем
НГТУ
Кондратенко Ю.П.
,
Мохор В.В.
,
Сидоренко С.А.
verilog
input
clk
output
op_bits
valid
assign
define
reset
reset_n
count
initial
add_en
mem_state
cout
endmodule
clock
module
product
posedge
ack
b_in
hdl
multiply_en
bits
cas_n
dram
carry_in
we_n
a_in
ain
cout4
active
delay
fpga
integer
ras_n
val_count
carry_out
data_patt
vhdl
01x
aout
b_abs
ctrl
ref_count
cycle_count
notif0
10ns
addr_count
Година:
2002
Език:
russian
Файл:
DJVU, 1.13 MB
Вашите тагове:
5.0
/
5.0
russian, 2002
1
Следвайте
тази връзка
или потърсете бот „@BotFather“ в Telegram
2
Изпратете команда /newbot
3
Въведете име за вашия бот
4
Въведете потребителско име за бота
5
Копирайте последното съобщение от BotFather и го поставете тук
×
×