търсене на книга
книги
Направете дарение
Впиши се
Впиши се
оторизираните потребители имат достъп до:
лични препоръки
Телеграм бот
хронология на изтеглянията
изпрати до Email или Kindle
управление на колекцията
запазване в любими
Лично
Заявки за книги
Изучаване
Z-Recommend
Списъци с книги
Най-популярни
Категории
Участие
Направете дарение
Качвания
Litera Library
Дарете хартиени книги
Добавяне на хартиени книги
Search paper books
Моят LITERA Point
Търсене на термини
Main
Търсене на термини
search
1
Verilog Designer's Library
Prentice Hall
Zeidman
,
Bob
clock
define
output
input
reset
clk
module
bits
simulation
fifo
signal
assign
counter
verilogfile
fprintf
outputs
ack
inputs
memory
count
cycle
edge
mem_state
valid
zeidman
reset_n
rtl
posedge
controller
figure
behavioral
data_in
rising
zero
defines
synchronous
lfsr
inbit
dram
cycles
statements
op_bits
shift
version
error
data_out
width
idle
integer
product
Година:
1999
Език:
english
Файл:
PDF, 1.75 MB
Вашите тагове:
0
/
0
english, 1999
2
Verilog-HDL для моделирования и синтеза цифровых электронных схем
НГТУ
Кондратенко Ю.П.
,
Мохор В.В.
,
Сидоренко С.А.
verilog
цифровых
моделирования
сигнала
hdl
устройств
электронных
сигнал
сигналов
синтеза
схем
модуля
рис
устройства
учебное
clk
пособие
input
данных
языка
языке
модели
основе
output
операции
assign
op_bits
присваивания
valid
моделей
модель
абстракции
module
initial
уровня
reset
потоков
реализации
endmodule
оператора
задержка
define
модуль
ниже
оператор
функции
reset_n
типа
программы
clock
Година:
2002
Език:
russian
Файл:
PDF, 8.10 MB
Вашите тагове:
0
/
0
russian, 2002
3
Verilog Designer's Library
Prentice Hall
Bob Zeidman
clock
define
output
input
reset
module
bits
fifo
simulation
signal
assign
counter
verilogfile
fprintf
outputs
count
inputs
memory
cycle
edge
ack
valid
zeidman
mem_state
posedge
reset_n
rtl
controller
figure
behavioral
rising
zero
defines
data_in
synchronous
lfsr
dram
inbit
clk
cycles
statements
width
shift
version
error
verilog
flip
product
delay
enable
Година:
1999
Език:
english
Файл:
DJVU, 2.35 MB
Вашите тагове:
0
/
0
english, 1999
4
Verilog-HDL для моделирования и синтеза цифровых электронных схем
НГТУ
Кондратенко Ю.П.
,
Мохор В.В.
,
Сидоренко С.А.
verilog
input
clk
output
op_bits
valid
assign
define
reset
reset_n
count
initial
add_en
mem_state
cout
endmodule
clock
module
product
posedge
ack
b_in
hdl
multiply_en
bits
cas_n
dram
carry_in
we_n
a_in
ain
cout4
active
delay
fpga
integer
ras_n
val_count
carry_out
data_patt
vhdl
01x
aout
b_abs
ctrl
ref_count
cycle_count
notif0
10ns
addr_count
Година:
2002
Език:
russian
Файл:
DJVU, 1.13 MB
Вашите тагове:
5.0
/
5.0
russian, 2002
1
Следвайте
тази връзка
или потърсете бот „@BotFather“ в Telegram
2
Изпратете команда /newbot
3
Въведете име за вашия бот
4
Въведете потребителско име за бота
5
Копирайте последното съобщение от BotFather и го поставете тук
×
×